我先联网核对几组关键数字：5V 转 3.3V 时 LDO 的理论效率、发热计算公式，以及 LDO 和 DC-DC 在效率、噪声、静态电流上的典型区间，确保后面算的账是能复现的。
我把关键数字都对过了：0.51W 与 0.086W 这一组来自同一算例，热阻、效率公式和级联方案也分别找到了依据（TI 应用文档、ADI 综述、工程长文）。下面按模板成稿。
先把热从哪来说清楚：5V 转 3.3V 带 300mA 负载，LDO 要把 1.7V 的压差整个 “咽” 在调整管上，损耗是 (5−3.3)×0.3 = 0.51W，效率只有 3.3/5 = 66%；而 Buck 型 DCDC 靠电感和开关 “搬运” 能量，效率约 92%，同样输出只损耗 0.086W，差 6 倍。0.51W 落在 SOT-23 这种 150~200°C/W 的封装上，温升能到七八十度，手指一碰就是 “烫”；0.086W 的温升只有几度，摸起来是 “凉”。所以两者摸着温度不同，本质差别只有一个：LDO 的损耗与输入输出压差成正比，DCDC 的损耗主要来自开关和导通电阻，与压差基本脱钩。选型不用记口诀，先算 “压差 × 电流”，再决定要不要为了噪声去接受这份热。
一、先把账算清楚：同一组条件，损耗差 6 倍
| 输出电流 | LDO 损耗 (5−3.3)×I | LDO 效率 | DCDC 损耗（按 92%） | DCDC 效率 |
|---|---|---|---|---|
| 100mA | 0.17W | 66% | 0.029W | 92% |
| 300mA | 0.51W | 66% | 0.086W | 92% |
| 500mA | 0.85W | 66% | 0.143W | 92% |
| 1A | 1.70W | 66% | 0.287W | 92% |
这张表能直接看出两件事。第一，LDO 的效率被 3.3/5 这个比值锁死了，你换更贵的 LDO、把封装做大，效率仍然是 66%，因为这是拓扑决定的，不是器件决定的。第二，LDO 的绝对损耗随电流线性增长，1A 时就是 1.7W—— 这个数字已经不属于 “散热问题”，而是 “方案不成立” 的问题。
二、LDO 的烫，是压差和电流直接乘出来的
LDO 内部没有任何开关动作，只有一个工作在放大区的调整管加一个误差放大器：输出偏高就多 “咽” 一点电压，偏低就放开一点。它本质上是个阻值被反馈环路实时调节的可变电阻，输入输出的压差全部落在它身上变成热。这带来两个直接推论：
- 效率天花板是 Vout/Vin。 忽略静态电流时 η ≈ 3.3/5 = 66%；把静态电流算进去也只是 η = Vo・Io / (Vi・(Io+Iq))，只会更低，不会更高。
- 发热量是 (Vin−Vout)×Iout。 5V→3.3V 的 1.7V 压差是固定的，唯一的变量就是电流。
温升再往下算一步，公式是 Tj = Ta + θJA × Pd。θJA 完全取决于封装和你铺的铜：
| 封装 | 典型 θJA | 0.51W 时的温升 | 0.85W 时的温升 |
|---|---|---|---|
| SOT-23 | 150~200°C/W | 77~102°C | 128~170°C |
| SOT-223（1 in² 铜） | 60~90°C/W | 31~46°C | 51~77°C |
| SOIC-8 带散热焊盘 | 35~50°C/W | 18~26°C | 30~43°C |
| DPAK（良好散热设计） | 25~40°C/W | 13~20°C | 21~34°C |
按 40°C 机内环境、SOT-223 取 60°C/W 来算：300mA 时 Tj ≈ 70.6°C，还能用；500mA 时 Tj ≈ 91°C，余量已经很薄；800mA 时 Tj ≈ 121.6°C，贴着 125°C 上限；1A 时算出来 142°C，直接超规格。这解释了一个常见现象：同一颗 LDO，在实验台上带 200mA 没事，装进密闭外壳带 500mA 就烫得不敢碰 —— 变的是 Ta 和 θJA，不是芯片。
三、DCDC 的凉，是把账从 “压差” 换成了 “开关”
Buck 的结构只有三样东西：一个半桥、一个电感、一个输出电容。高边管导通时，输入通过它把电压加在电感上，能量存进磁场；高边管关断、低边管导通时，电感为了维持电流方向把能量放给负载。稳态下电感两端伏秒积为零，于是 Vout = D × Vin——12V 转 5V 就是 D=0.417，5V 转 3.3V 就是 D=0.66。
关键在于：多出来的能量不是被 “烧掉”，而是被 “搬走” 了。损耗主要来自 MOS 的导通电阻、开关瞬间的充放电、电感 DCR 和磁芯损耗，这些与输入输出压差基本无关。所以 12V 转 3.3V 和 5V 转 3.3V，效率可以一样高，普遍落在 85%~95%。
代价同样明确，而且都是要还的：
| 代价 | 具体表现 | 应对 |
|---|---|---|
| 纹波 | mV 到几十 mV 量级，与开关频率同频及谐波 | 加大 Cout、降 ESR、提高 fSW |
| 高频噪声 | SW 节点 dv/dt 振铃，几十 MHz | 缩小 hot loop、RC 缓冲、屏蔽电感 |
| EMI | 需要布局配合，否则型检还债 | 输入电容紧贴引脚、SW 铜皮最小化 |
| 外围 | 电感、补偿网络、多颗电容 | 选内置电感的电源模块可简化 |
| 轻载效率 | PFM 模式频率下探，纹波变大 | 选强制 PWM 或低 Iq 型号 |
四、三条判据线，比任何口诀都好用
| 判据 | 阈值 | 该选谁 |
|---|---|---|
| 压差 × 电流 | > 0.5W | 换 DCDC |
| LDO 效率 | < 60%~70% | 换 DCDC |
| 输出电流 | > 1A | 基本必须 DCDC |
| 负载噪声敏感度 | ADC/DAC/ 射频 / 时钟 / 精密运放 | LDO 或 “DCDC+LDO” 级联 |
| 待机功耗 | 电池设备、常年待机 | 看 Iq，LDO 可到 µA 级 |
这几条不是拍脑袋，是能反推的。12V 转 3.3V、500mA 这个场景，LDO 耗散 4.35W、效率 27.5%，Buck 耗散约 0.23W、效率 88%，差 19 倍 —— 这种场合用 LDO 不是 “效率偏低”，是物理上不成立。反过来，3.3V 转 3.0V 这种小压差，LDO 效率 3.0/3.3 ≈ 91%，并不输 DCDC，还省掉一颗电感和全部 EMI 风险。
五、最实用的不是二选一，而是级联：Buck 粗降 + LDO 净化
模拟链路真正需要的不是 “效率最高”，而是 “既不太热、又足够干净”。标准解法是前级用 Buck 把大压差吃掉，只留一点点余量给后级 LDO：
| 方案 | 前级 | 后级 | 总效率 | LDO 损耗 |
|---|---|---|---|---|
| 直接 LDO（5V→3.3V/1A） | 无 | LDO | 66% | 1.70W |
| 级联（5V→3.6V→3.3V/1A） | Buck 93% | LDO 91.7% | 85.3% | 0.30W（0.3V×1A） |
后级 LDO 的损耗只看 “余量 × 电流”，把余量从 1.7V 压到 0.3V，损耗直接降到原来的 1/5.7，而输出端仍然是 LDO 的低噪声特性。这里有一个必须守住的边界：余量不能压得太狠。TI 的一份 12V→3.3V/1A 参考设计里明确写到，LDO 余量需要 360mV 以上才能维持 10Hz~100kHz 内 PSRR 大于 50dB，余量掉到 300mV 以下时，低频段抑制能力就会明显变差，输出噪声从 0.5µVRMS 级跳到 11µVRMS 级。换句话说，省功耗和省噪声在这里是同一个旋钮的两端，余量就是那个旋钮。
顺带说一个反直觉的结论：LDO 作为 “噪声过滤器” 的价值，不体现在低频，而体现在开关谐波上。TI 的实测是，一颗 36V/1A 电源模块加超低噪声 LDO，高频噪声从 15.6mV 降到 6.4mV，约 7.6dB。所以如果你的干扰是 1MHz、2MHz 的窄带谱线，LDO 有用；如果是宽带底噪，加大 LC 或换低噪声 Buck 更实际。
六、按场景对号入座
| 你的负载 | 推荐 | 理由 |
|---|---|---|
| MCU、逻辑、外设、LED | DCDC 直接供 | 对纹波不敏感，效率优先 |
| ADC/DAC、基准源、精密运放 | DCDC + 低噪声 LDO | 需要高 PSRR 和 µV 级噪声 |
| 射频功放、VCO、时钟 | 低噪声 LDO（或 Silent Switcher 类方案） | 相位噪声对电源敏感 |
| 电池供电、常年待机 | DCDC 为主，敏感域局部加 LDO | Iq 直接换算成续航 |
| 电机、继电器、大电容负载 | DCDC，且按峰值电流选 | 启动电流可达稳态 3 倍 |
| 5V→3.3V / 300mA 以内的数字板 | LDO 就够，注意铜皮 | 0.51W 可控，BOM 最省 |
七、如果已经烫了，先查这五处再换方案
- θJA 是不是取了手册的理想值。 同一封装在最小焊盘和 1 in² 铜上能差一倍（SOT-23 从 205°C/W 到 120°C/W），实测常比手册差 40%。
- 散热焊盘有没有打过孔阵列。 0.3mm 孔径、1.0~1.2mm 间距、4~8 个孔连到内层地，θJA 能降 30%~40%。
- 输入电压能不能降。 损耗正比于压差，把 5V 换成 4.2V 供电，1A 时损耗从 1.7W 降到 0.9W。
- 封装能不能换大一级。 从 SOT-23 换到 SOIC-8 带散热焊盘，θJA 大致减半。
- 能不能分级。 前级加一颗小 Buck 把 5V 降到 3.6V，后级 LDO 只处理 0.3V 余量，这是成本最低的 “救火” 方式。
结论： LDO 用热换干净，DCDC 用噪声换效率，这句话在 5V 转 3.3V 这个最经典的场景里体现得最直白 ——66% 对 92%，0.51W 对 0.086W，摸着就是烫和凉的区别。判断该用谁，先算压差 × 电流：超过 0.5W 或者效率低于 70%，就别硬扛；负载是模拟链路、又要低噪声，就用 DCDC 粗降加 LDO 收尾，把余量控制在 0.3~0.5V。真正容易踩的坑不是选错拓扑，而是选了 LDO 却按理想 θJA 算温升，然后在密闭外壳里被 20°C 的温差打脸。
【相关 FAQ】
问题 1：同样 5V 转 3.3V，为什么 LDO 会烫手而 DCDC 只是温热？
回答 1：因为两者的损耗来源不同。LDO 把 1.7V 压差全部落在调整管上，损耗是（5−3.3）× 电流，效率固定为 3.3/5=66%，300mA 时就要烧掉 0.51W；DCDC 靠电感和开关搬运能量，效率约 92%，同样输出只损耗 0.086W，差 6 倍。所以 5V 转 3.3V 时 LDO 烫手、DCDC 温热，根源是拓扑而不是器件质量。
问题 2：5V 转 3.3V 用 LDO，最大能带多大电流？
回答 2：取决于封装热阻和环境温度，没有统一答案。按 Tj = Ta + θJA×Pd 估算，40°C 环境、SOT-223 取 60°C/W 时，5V 转 3.3V 的 LDO 带 300mA 结温约 70.6°C 可用，500mA 时约 91°C 余量很薄，800mA 已接近 125°C 上限，1A 直接超规格。所以 5V 转 3.3V 用 LDO 一般控制在几百毫安以内，超过 1A 就该换 DCDC。
问题 3：LDO 和 DCDC 怎么选，有没有一句话的判据？
回答 3：先算压差 × 电流。LDO 与 DCDC 的分界线可以写成：压差 × 电流大于 0.5W，或 LDO 效率低于 60%~70%，就换 DCDC；输出电流超过 1A 基本必须 DCDC；反过来，压差小于 0.5V、电流只有几十到几百毫安、负载又是噪声敏感的模拟电路，LDO 更划算。5V 转 3.3V 属于典型的 “看电流决定”：300mA 以内 LDO 可行，1A 以上必须 DCDC。
问题 4：DCDC 加 LDO 级联，5V 转 3.3V 该怎么配比？
回答 4：前级用 DCDC 把 5V 降到略高于 3.3V（比如 3.6V），效率约 93%；后级 LDO 只承担 0.3V 余量，效率约 91.7%，总效率约 85.3%，1A 时 LDO 损耗仅 0.3W，而直接上 LDO 是 1.7W。注意余量不能压到 0.3V 以下：参考设计显示余量低于 300mV 后，10Hz~100kHz 的 PSRR 会掉到 50dB 以下，噪声从 0.5µVRMS 量级跳到 11µVRMS 量级。
问题 5：5V 转 3.3V 的 LDO 已经烫了，不换 DCDC 能怎么救？
回答 5：先查五处。一是 θJA 是否取了手册理想值，实际板子常差 40%；二是散热焊盘有没有打 0.3mm 过孔阵列，能降 30%~40% 热阻；三是输入电压能否从 5V 降到 4.2V，损耗随压差线性下降；四是封装能否换大一级，SOT-23 换到带散热焊盘的 SOIC-8 热阻大致减半；五是加一颗小 DCDC 做前级，把 LDO 余量压到 0.3~0.5V。五条都试过仍然超温，才说明这个 5V 转 3.3V 的场景不该用 LDO。
【参考资料】
- [2026-11-09]（同样 5V 转 3.3V，一个烫手一个冰凉：LDO 和 DCDC 到底怎么选？）电子工程专辑
- [2026-10-22]（DC-DC 电源全解：拓扑、选型、布板）电子工程专辑
- [2026-03-10]（一文盘点共模 LDO 型号）电子工程专辑
- [2025-10-29]（Post-Reg after DC-DC: LDO Ripple & Harmonic Suppression）ICNavigator
- [2023-07-01]（1µV 超低噪声 12Vin 3.3Vout 1A 电源）德州仪器
- [2023-07-01]（LDO 稳压器综合指南：噪声、折衷方案、应用和趋势）Analog Devices
【免责声明】
本文的损耗与温升均按理想模型估算：LDO 损耗取 (Vin−Vout)×Iout，忽略静态电流；DCDC 效率按 92% 这一常见典型值代入，实际效率会随输入电压、负载点、开关频率和温度变化，轻载段可能明显低于该值。θJA 是板级参数，同一封装在不同铜面积、层数和气流下差异可达一倍以上，文中数值为典型区间，不能直接当作你板子的实测值。LDO 效率 66% 是在 5V→3.3V、忽略 Iq 条件下的理论上限，含静态电流时会更低。级联方案的总效率按 η_buck×Vout/(Vout+VDO) 一阶估算，未计入电感 DCR 与 LDO 的 Iq。部分参考文献的发布日期仅精确到月份，本文按当月首日标注。本文为技术科普，不构成具体电路的定型建议，实际设计请以器件手册、热仿真与实测温升为准。
这一版我特意没有停在 “LDO 干净、DCDC 高效” 这种结论上，而是把 66% 这个效率天花板和 θJA 这层板级变量单独拎出来 —— 很多人选错不是选错拓扑，而是拿手册的 θJA 算温升，然后在密闭外壳里被 20°C 的温差打脸。如果你手上有个具体场景（输入范围、负载电流、外壳环境和噪声要求），把这几项给我，我可以直接帮你把损耗和结温算成一张表。