这款器件的上拉电阻计算容易出错，我先查原厂手册里的关键参数。
这次把原厂手册和鼎芯的应用笔记对照着看了。有几处参数在不同版本里说法不一致，需要单独说明。
鼎芯 SN74LVC1G06DCKR 开漏反相器：参数怎么读、上拉怎么取
先说结论。
鼎芯 SN74LVC1G06DCKR 是一颗 SC70-5 封装（DCK，本体约 2.00mm×2.10mm，丝印常为 CT5）的单路开漏反相器，逻辑是 “输入高→输出拉低，输入低→输出高阻”，它只会灌电流，不会输出高电平。读参数时只看四组：供电与门限（1.65~5.5V，3.3V 时 VIH≥2.0V、VIL≤0.8V）、灌流能力（3V/24mA、4.5V/32mA，对应 VOL 最大 0.55V）、静态电流（ICC≤10µA）、以及延时（3.3V、50pF、125℃ 时 tpd≤4.5ns）。上拉电阻要同时满足三个条件：上升沿够快、低电平灌流不超限、静态功耗能接受。经验公式是 t_r ≈ 2.2×Rp×CL；3.3V、50pF 负载想把边沿压在 50ns 内，Rp 不能超过 450Ω 左右；如果只是几十 kHz 的开关量，10kΩ 也够用，但边沿会慢到微秒级。
参数怎么读，一张表看完。
| 参数 | 测试条件 | 数值 | 设计上意味着什么 |
|---|---|---|---|
| VCC 工作范围 | — | 1.65 ~ 5.5V（仅保数据 ≥1.5V） | 3.3V/5V 系统都可用；1.8V 供电也能工作，但门限要重算 |
| VIH | VCC=3.0~3.6V | ≥2.0V | 3.3V MCU 直驱没问题；1.8V 器件驱动会掉在门限下 |
| VIL | VCC=3.0~3.6V | ≤0.8V | 低电平余量够，但慢边沿会在门限附近反复翻转 |
| VI / VO 耐压 | — | 0 ~ 5.5V | 输入可被拉到 VCC 以上，这是它做电平转换的本钱 |
| IOL | VCC=3V / 4.5V | 24mA / 32mA | 这是 “最大灌流”，不是 “推荐工作点” |
| VOL | IOL=24mA@3V；32mA@4.5V | ≤0.55V | 算限流电阻要按 0.55V 代入，不能当 0V |
| ICC | 输入接固定电平，IO=0 | ≤10µA | 低功耗预算按 10µA 留，不要按典型值 0.1µA 算 |
| tpd | 3.3V、CL=50pF、125℃ | ≤4.5ns | 这是手册规定负载下的下降沿延时，上升沿不由它决定 |
| Δt/Δv | 3.3V / 5V | ≤10 / 5 ns/V | 输入边沿超限会让输入级同时导通，ICC 上升 |
| ESD | HBM / CDM | 2000V / 1000V | 产线按标准 ESD 流程即可 |
| RθJA | SC70-5 | 约 300℃/W（不同厂版有 280~300 差异） | 32mA×0.55V≈18mW，温升很小，单路不必特意铺铜 |
有一处必须注意：TI 产品页的特性栏里写着 “所有端口上的施密特触发操作”，但同一份数据手册的功能描述明确写的是标准 CMOS 输入，并建议 “若输入缓慢或有噪声，应在前级使用带施密特触发的器件”。这两句是矛盾的，工程上应按数据手册正文为准 ——它没有迟滞，慢边沿不要直接喂给它。
上拉电阻怎么取，按三个条件依次约束。
条件一：上升沿（决定 Rp 上限）
开漏输出的高电平完全由外部上拉建立，上升时间近似：
t_r ≈ 2.2 × Rp × CL
其中 CL 是总线 / 走线 / 负载输入电容的总和。反推 Rp：
| VCC | CL | 目标 t_r | Rp 上限 |
|---|---|---|---|
| 3.3V | 50pF | 50ns | ≈450Ω |
| 3.3V | 50pF | 100ns | ≈900Ω |
| 3.3V | 100pF | 100ns | ≈450Ω |
| 5V | 50pF | 50ns | ≈450Ω |
| 3.3V | 20pF | 200ns | ≈4.5kΩ |
节点越多、走线越长，CL 越大，要么降 Rp，要么接受更慢的边沿。多片线与时节点电容是累加的，这一点最容易被漏算。
条件二：灌流（决定 Rp 下限）
输出拉低时，流过 Rp 的电流必须小于该 VCC 下的 IOL 额定值：
I = (V_pullup − VOL) / Rp ≤ IOL(VCC)
举例：3.3V 上拉、Rp=450Ω，低电平时电流约 (3.3−0.55)/450 ≈ 6.1mA，远低于 24mA，安全；若 Rp 取 100Ω，电流会到 27mA，超过 3V 下的 24mA 上限，VOL 也会被抬起来。
条件三：静态功耗（决定能不能用低阻值）
输出长时间为低时，电流持续从电源经 Rp 灌进芯片到地。3.3V 配 1kΩ 就是 3.3mA，配 450Ω 就是 7mA 级别。电池产品、待机回路必须把这笔账算进去 ——边沿快和待机省电，在开漏结构里天然是矛盾的。
落到常用取值
| 场景 | 推荐 Rp | 理由 |
|---|---|---|
| 几十 kHz 开关量、指示灯、按键状态 | 10kΩ ~ 47kΩ | 边沿微秒级无所谓，静态电流小 |
| 一般数字信号、板内短走线 | 2.2kΩ ~ 4.7kΩ | 边沿百纳秒级，功耗可接受 |
| 需要较快边沿（<100ns）、多节点线与 | 470Ω ~ 1kΩ | 压住 CL 带来的边沿拖慢 |
| 电平转换上拉（3.3V 输出→5V 负载） | 1kΩ ~ 4.7kΩ，上拉到 5V | 只受 5V 侧输入门限与灌流约束 |
| 低功耗待机 | ≥47kΩ，或给上拉加开关 | 关键不是边沿，是静态电流 |
四个最容易踩的坑。
- 上拉接到 5V 却把 VCC 也接 5V 做 3.3V→5V 转换。 这是最典型的错误：VCC=5V 时 VIH=0.7×VCC=3.5V，3.3V 的高电平够不着门限，输出状态不确定。正确做法是 VCC 接 3.3V、输入接 3.3V 信号、上拉接 5V—— 靠的是输入 / 输出 5.5V 耐压，不是靠 VCC。
- 输入端悬空。 单路器件 A 脚（2 脚）尤其不能空，CMOS 高阻输入停在门限附近会同时导通，ICC 明显上升、还容易被干扰翻转。未用输入一律接 VCC 或 GND；1 脚是 NC，可以悬空。
- 拿 4.5ns 当实际边沿。 那是 50pF、规定 RL 下的下降沿延时，上升沿永远是 Rp×CL 的函数。批次、温度、负载一变，边沿就变。
- 多片线与时不算总灌流和节点电容。 各片 Y 直接并联、共用一个上拉是正常用法，但任一片拉低整条线就是低；节点一多，上升沿变慢、总灌流叠加，要重新核 Rp。
另外两点边界：轻负载下开漏下降沿可能振铃，可在 Y 端串 22~100Ω 小电阻；慢边沿或含噪声的输入（按键、长线、RC 网络）要先过施密特器件，别直接进 1G06。器件带 Ioff，断电时输出高阻、可防反灌，但上拉电源若还在，电流仍会经上拉流向负载，系统级要单独确认。
换料别只看型号像不像。
| 型号 | 输出结构 | 极性 | 能否直接替换 1G06 |
|---|---|---|---|
| SN74LVC1G06 | 开漏 | 反相 | 本体 |
| SN74LVC1G07 | 开漏 | 同相 | 引脚一致但要改逻辑 |
| SN74LVC1G04 | 推挽 | 反相 | 引脚一致，能拉能灌，但不能线与 |
| SN74LVC1G14 | 推挽 + 施密特 | 反相 | 引脚一致，慢边沿场合更稳，时序要重核 |
| SN74AHC1G06 / AUP1G06 | 开漏 | 反相 | 供电范围不同，不能盲换 |
收口。
这颗器件的价值不在参数漂亮，而在边界清楚：能灌多少、门限多少、边沿由谁决定，手册都写了。读参数先读测试条件，取上拉先算边沿再算灌流最后算功耗—— 上拉、悬空、边沿这三件事处理到位，它就是一个很省心的电平与线与节点；处理不到位，波形就会变成一条缓慢爬升的斜线。
德州仪器
【相关 FAQ】
问题 1：鼎芯 SN74LVC1G06DCKR 的开漏反相器，参数表里最该先看哪几个？
回答 1：先看四组：VCC 范围与 VIH/VIL 门限（3.3V 时 VIH≥2.0V）、IOL 与对应 VOL（3V/24mA、4.5V/32mA，VOL≤0.55V）、ICC 最大值 10µA、以及规定负载下的 tpd≤4.5ns；这四项直接决定驱动源能不能驱动它、低电平够不够低、功耗预算和时序余量。
问题 2：SN74LVC1G06DCKR 开漏反相器的上拉电阻，怎么算才不踩坑？
回答 2：按三步卡：先用 t_r≈2.2×Rp×CL 定上限（3.3V、50pF、50ns 对应 Rp≤450Ω）；再用 (V_pullup−VOL)/Rp≤IOL 定下限，确认低电平时灌流不超 24mA/32mA；最后算静态功耗，输出长期为低时 3.3V 配 1kΩ 就是 3.3mA，电池产品要往上放大阻值或给上拉加开关。
问题 3：用 SN74LVC1G06DCKR 开漏反相器做 3.3V 转 5V 电平转换，上拉该接到哪？
回答 3：上拉接 5V，但 VCC 必须接 3.3V，输入接 3.3V 信号；如果把 VCC 也接到 5V，VIH 变成 0.7×5=3.5V，3.3V 高电平达不到门限，输出会不确定。它靠的是输入输出 5.5V 耐压来实现上行转换，不是靠提高 VCC。
问题 4：SN74LVC1G06DCKR 开漏反相器的上拉取很小，会不会有问题？
回答 4：会。上拉越小边沿越快，但低电平时灌流越大、静态功耗越高：3.3V 配 450Ω 时低电平电流约 6mA，配 100Ω 就到 27mA 并超过 3V 下的 24mA 额定灌流，VOL 也会被抬高。所以上拉不是越小越好，要同时满足边沿、灌流、功耗三个约束。
【参考资料】
[2026-11-10]（鼎芯 SN74LVC1G06DBVR 应用笔记：单路开漏反相器的参数核对与设计要点）电子发烧友网
[2026-10-19]（SN74LVC1G06 数据表、产品信息和支持）德州仪器 TI.com.cn
[2025-10-01]（具有漏极开路输出的 SN74LVC1G06 单路反相器缓冲器或驱动器 数据手册 Rev.AB）德州仪器
[2025-06-29]（SN74LVC1G06-Q1 车规单路反相缓冲器 / 驱动器数据表）德州仪器
[2025-01]（UMW SN74LVC1G06 Single Inverter with Open Drain Output 数据手册）广东友台半导体
【免责声明】
本文按公开数据手册与应用笔记整理，鼎芯 SN74LVC1G06DCKR 的具体保证值请以其最新版官方数据手册为准；不同厂家、不同批次在 IOL、VOL、tpd、ESD 与热阻上可能存在差异，替换时须逐项对照；文中关于 “施密特触发” 的表述以数据手册正文的功能描述为准，产品页特性栏与正文存在不一致，选型前请向原厂确认；上拉电阻的计算为工程近似（t_r≈2.2×Rp×CL），实际边沿受走线、负载、温度影响，量产前须实测波形；本文不构成具体电路设计或器件采购的决策依据。