华为官方正式对外详解麒麟 9050 系列，这是全球第一款量产落地逻辑折叠技术的 τ（韬）芯片，依靠三维分层电路搭配高密度混合键合互联，相比传统平面芯片，晶体管密度直接提升 53.5%，整套技术遵循华为提出的韬定律，不走单纯缩小晶体管尺寸的几何缩微路线，改用时间缩微思路，缩短信号传输路径、降低延迟，芯片同时在 CPU、GPU、NPU、影像、通信等八大单元同步升级，麒麟 9050 Pro 已经搭载在 Mate 90 Pro Max、Mate 90 RS 非凡大师、Mate XT 2 等旗舰机型上。逻辑折叠不是简单把两颗芯片堆叠贴在一起，而是在芯片设计阶段就按三维结构规划电路，把部分逻辑电路和缓存分到上下两层，依靠垂直混合键合通道连通，跨 Die 带宽达到 125TB/s，关键路径时延下降 30%，不用依赖更高阶先进制程，就能拿到更高集成度和能效收益。整套方案有超过 5000 万组混合键合、500 万条有效信号互连通道，华为还规划后续继续缩小键合间距，往三层、四层折叠架构迭代。
核心硬件升级清单（麒麟 9050 Pro）
- CPU：灵犀 9 核 16 线程超线程架构，多核性能提升 23%，大核能效提升 41%
- GPU：马良 GPU，渲染性能提升 40%，能效提升 45%，支持硬件光追
- NPU：新一代达芬奇架构，算力提升 140%，功耗下降 66%，原生支持 30B MoE 端侧大模型
- 互联：混合键合数量超 5000 万，有效信号互连 500 万条，跨 Die 带宽 125TB/s
- 密度：晶体管密度提升 53.5%，密度达到 2.38 亿 /mm²
- 配套：麒麟 ISP、新一代通信基带、安全引擎同步升级
逻辑折叠技术通俗解释
- 传统芯片：所有电路平铺在同一个硅平面，长距离走线多，信号延迟、功耗高
- 逻辑折叠 τ 芯片：电路分层上下排布，垂直通道直接连通，替代长的平面走线
- 底层理论：韬（τ）定律，用压缩信号传输时延的时间缩微，替代传统几何缩微
- 区分重点：和普通 2.5D 封装、Chiplet 不同，它是一体化三维逻辑协同设计，不是独立芯片拼接
搭载机型清单
- 麒麟 9050 Pro：Mate 90 Pro Max 典藏版、Mate 90 RS 非凡大师、Mate XT 2 非凡大师
- 麒麟 9050：Mate 90 Pro Max 普通版本
技术路线规划
- 当前：1.5 微米键合间距，双层逻辑折叠量产
- 2027 目标：键合间距缩小至 1 微米，支持更高密度互联
- 远期：探索三层、四层多折叠方案
【相关 FAQ】
问题 1：麒麟 9050 系列 τ 芯片的逻辑折叠技术，是不是就是普通的芯片堆叠？
回答 1：麒麟 9050 系列 τ 芯片的逻辑折叠技术不等于普通芯片堆叠，它是一体化三维协同设计，电路提前分层规划，依靠高密度垂直键合互联，和简单把两颗独立芯片贴在一起的封装方案不一样。
问题 2：麒麟 9050 系列 τ 芯片晶体管密度暴涨 53.5%，是靠更先进制程实现的吗？
回答 2：麒麟 9050 系列 τ 芯片晶体管密度暴涨 53.5%，核心依靠逻辑折叠架构创新、韬定律的时间缩微思路，不是依靠把晶体管尺寸做更小的几何缩微。
问题 3：麒麟 9050 系列 τ 芯片的 NPU 能力怎么样，本地能不能跑大模型？
回答 3：麒麟 9050 系列 τ 芯片搭载新版达芬奇 NPU，算力提升 140%，可以在端侧离线运行 30B MoE 全模态大模型，内存占用相比上代大幅降低。
问题 4：麒麟 9050 系列 τ 芯片逻辑折叠技术后续还会怎么迭代？
回答 4：麒麟 9050 系列 τ 芯片逻辑折叠技术当前是双层方案，华为计划 2027 年把键合间距缩小到 1 微米，后续向三层、四层折叠架构演进。
【参考资料】
[2026-11-10]（华为详解麒麟 9050 系列核心升级：首款逻辑折叠 τ 芯片，晶体管密度暴涨 53.5%）快科技
[2026-11-10]（华为详解麒麟 9050 系列：首款 “逻辑折叠” 芯片，晶体管密度提升 53.5%）腾讯新闻
[2026-10-13]（华为首次详解麒麟 9050 “逻辑折叠” 技术）搜狐科技
[2026-10-13]（华为首度详解 “韬芯片”，麒麟 9050 逻辑折叠技术量产落地）南方 +
[2026-09-07]（Mate XT 2 首发麒麟 9050 Pro，逻辑折叠 τ 芯片正式商用）电子工程专辑
【免责声明】
本文仅整理华为公开技术沟通资料与媒体报道，麒麟 9050 系列 τ 芯片逻辑折叠技术、性能提升幅度、迭代计划以华为官方技术文档、发布会说明为准；实际性能、功耗、AI 表现受系统调度、整机散热、软件优化影响，本文数据不代表所有场景实测结果，不构成芯片选购、投资参考。