我先联网补充几家功率器件厂商（英飞凌、TI、安森美）的应用手册和中文技术资料，并确认电压尖峰的形成机制和对应的抑制手段。
ROHM、英飞凌、TI 的应用笔记和中文资料都核对过了。下面这一篇就按这些资料写成。
尖峰电压并不来自管子本身，源头是回路的寄生电感把电流变化率放大成电压。基本关系只有一条：V_spike = L_loop × di/dt。按实测量级，PCB 走线电感典型在 5–50 nH，20 nH 配上 1 A/ns 的电流下降速率，就会在母线电压之上多出 20 V；换成 10 nH 配 5 A/ns，就是 50 V—— 足够把 600 V 母线上的 650 V 器件推到危险边缘。而在大电流、快开关且没有防护的电路里，实测过冲 200–400 V 是常态。所以正确的处理顺序是：先把高 di/dt 回路做短、做小，再调开关速度，最后才用 RC、RCD 或 TVS 吸收能量；顺序反了，再大的吸收电容也只是给一个烂布局打补丁。smartpowersimulationsoftware.com
一、尖峰有四种来源，先对号入座
| 机制 | 触发时刻 | 表达式 | 典型场景 |
|---|---|---|---|
| 回路寄生电感储能释放 | 关断瞬间电流被切断 | V = V_d + L_s·di/dt | 半桥、Buck、电机驱动 |
| 变压器漏感 | 反激主管关断 | V_ds = Vin + Vor + Vs | 反激 / 正激电源 |
| 二极管反向恢复 | 开通瞬间 | 反向恢复电流叠加 di/dt | 同步 Buck、桥式 |
| LC 振铃 | 开关完成后 | Coss 与回路电感谐振 | 所有硬开关拓扑 |
电气应用期刊给出的关断过电压公式很直接：V_DS = V_d + V_FM + (−L_s・di/dt)，其中 L_s 是电路寄生电感与杂散电感之和。反激场景的算法则是把三项相加：输入电压、反射电压、漏感尖峰 —— 这也是为什么反激主管的耐压常常要按两倍母线去选。
二、一个公式就够估算量级
| 回路电感 | di/dt | 叠加在母线上的尖峰 | 说明 |
|---|---|---|---|
| 10 nH | 5 A/ns | 50 V | 600 V 母线 + 650 V 器件，几乎没裕量 |
| 20 nH | 1 A/ns | 20 V | 布局尚可的常规量级 |
| 50 nH | 10 A/ns | 500 V | 长走线 + 快开关，直接击穿 |
| 110 nH | — | 800 V 母线实测 961 V | SiC、TO-247 直插封装实测值 |
| 100 nH | 30 A / 100 ns | 300 V | 大电流硬开关典型 |
注意最后两行是实测而非推算：ROHM 用 800 V 母线、SCT2080KE 做关断测试，V_DS 峰值到 961 V，振铃频率约 33 MHz，反推回路电感约 110 nH；换成 TO-247 四脚封装后，由于开关更快，关断尖峰反而更高（1210 V vs 三脚 957 V）。这说明 “换更好的封装” 不一定让尖峰变小，得看它把 di/dt 提到了什么程度。
三、第一步做减法：把回路电感打掉
| 手段 | 具体做法 | 效果 |
|---|---|---|
| 缩短高 di/dt 回路 | 输入陶瓷电容紧贴开关管 D-S 引脚，回路面积压到 1 cm² 以内 | 最有效，直接减小公式里的 L |
| 换封装 | 优先叠层 / 多源极引脚的功率封装，避免长引线直插 | 降低封装内 L_source |
| 母线结构 | 叠层铜排、并联低 ESL 薄膜电容 | 抵消磁通，抑制高频振铃 |
| 走线 | 主电路走线加宽、多打过孔、避免走线绕远 | 每多 1 mm 都在给尖峰充值 |
| 去耦分层 | 大容量电解负责低频、MLCC / 薄膜负责高频，分工明确 | 避免 "大电容太远、小电容不够" |
英飞凌的应用笔记写得很直白：在大电流应用里，正是 MOSFET 封装和 PCB 走线的寄生电感、或变压器漏感，造成了关断瞬态高压；设计者应尽一切努力避免器件进入雪崩状态。而雪崩额定值（E_AS）只是 "能扛一次" 的指标，不是推荐工作条件，重复雪崩会让栅氧逐步注入电荷、缓慢损伤可靠性。Infineon Technologies
四、第二步调速度：栅极是最好用的旋钮
- 加大 Rg_off：只放慢关断，不影响开通速度，是硬开关半桥里最省事的做法。但 Rg_off 不能太大 —— 否则低侧栅极会出现由 Cgd・di/dt 引起的感应导通尖峰，一旦超过 Vgs (th) 就是直通。
- 加 boot 电阻：只放慢高侧开通，代价最小。TI 在 12 V 输入的同步 Buck 上实测：基线振铃 23.4 V，加 boot 电阻后 19.8 V，效率 87.2%→86.8%；加高侧栅极电阻同样 19.8 V，但效率掉到 85.2%；加 RC 吸收 19.1 V，效率 86.7%。三种方法里 boot 电阻性价比最高。
- 加栅源电容：提高 Cgs/Cgd 比、压低米勒耦合，但会整体放慢开关，非必要不加。
- 用可编程栅极驱动 IC：分阶段设定栅极电流，替代 "电阻 + 二极管" 网络，能把关断和导通分开优化。
五、第三步加吸收：五种拓扑各有代价
| 拓扑 | 组成 | 适用 | 代价 |
|---|---|---|---|
| C 吸收 | 单电容跨接开关 | 模块化桥臂、基础振铃抑制 | 无阻尼，开通时可能有电流尖峰 |
| RC 吸收 | R+C 串联跨 D-S | 通用、低中功率 | 每个周期都放电，持续损耗 |
| 放电型 RCD | R+C+D | 反激 / 隔离 DC-DC 主管 | 二极管要扛全尖峰电压 |
| 非放电型 RCD | R+C+D（改放电路径） | SiC/GaN 高频桥臂 | 布线复杂，常需 4 层以上 PCB |
| 有源钳位 / TVS/MOV | 半导体钳位或压敏 | 高效率能量回收、粗保护 | 成本高；MOV 反复冲击会老化 |
ROHM 的实测对比很能说明代价与收益：800 V、70 A 关断，无吸收时峰值 1210 V，非放电型 RCD 吸收后 1069 V，降幅约 12%；而在 400 V→200 V、100 kHz 的 Buck 上，吸收电路在 4 kW 以下让效率降了 0.4%，4 kW 以上反而提升 0.15%—— 因为尖峰带来的损耗随功率上升。
六、RC 吸收怎么算，四步走
- 测振铃频率。示波器抓关断波形，读无阻尼振铃频率 f_ring；由 L_p = 1/(C_p・(2π・f_ring)²) 反推回路电感。
- 选电容。工程起点 C_snub ≈ 2×(C_oss + C_mounting)，必须大于寄生电容才能主导谐振；也有资料给 C_s ≥ 4×C_oss。电容越大抑制越强、损耗越大。
- 选电阻。按特征阻抗临界阻尼：R_snub ≈ √(L_p/C_p)。电阻偏小会欠阻尼、继续振铃；偏大则过阻尼但仍有余振。
- 算功耗并验证。P_R = C_snub × V_bus² × f_sw，电阻额定功率至少取 2 倍，高频必须用无感薄膜 / 厚膜电阻，电容用薄膜或 C0G，电解电容在高频下根本来不及响应。
电气应用期刊给的另一种算法是从能量守恒出发：C_s = L_s・I_d²/(U_DS² − U_d²)，即把 ½L_s・I_d² 的磁能全部转成 ½C・U² 的电场能。两种算法出发点不同，实测调参收尾。
七、反激电源要单独看漏感
反激的尖峰主要不是走线电感，而是变压器漏感 —— 那部分磁力线没穿过副边，能量无处可去。主管关断时，V_ds_peak = Vin + Vor + Vs，超过 V_DSS 就击穿。标准解法是在原边并 RCD 钳位：二极管导通、电容吸收、电阻把能量变热耗掉。设计要点是钳位后的峰值要远低于器件额定电压，通常留 20%–30% 裕量；RC 时间常数常取开关周期的 10 倍作为起点。代价是效率下降，这是为可靠性付的固定成本。
八、六个常见误区
- 只盯波形好看。示波器上振铃变平了，但器件端子上的峰值没降 —— 探头的接地弹簧太长会把真实尖峰滤掉。
- 吸收电路放太远。吸收必须紧贴开关管引脚，任何多余的走线都在给自己加电感，加了等于没加。
- 用规则估算代替实测。不同回路的 L 和 C 差一个数量级，同一条公式给出的值能差十倍。
- 拿吸收当布局的替代方案。先改布局，往往零成本就能拿到同样的过冲下降。
- 忽略电阻脉冲耐量。算出来 1 W 的功耗，实际峰值脉冲可能几十瓦，小封装贴片电阻会先烧。
- 忘了栅极也会挨打。V_DS 的振铃会经 Cdg、Cgs 耦合到栅源，超过 ±20 V 就可能打穿栅氧，示波器要同时看 Vgs。
九、结论
电压尖峰高，本质是三个量的乘积：回路电感、电流变化率、以及你给能量留的出口。工程上按 "布局→栅极→吸收" 的顺序处理，回报率最高：布局能砍掉 L，栅极能砍掉 di/dt，吸收只能接管剩下的那部分能量，而且每次接管都要付效率代价。判断标准也很简单：把示波器探头换成最短接地弹簧，贴在器件引脚上量 V_DS 峰值，留 20% 以上裕量到 V_DSS；同时看 Vgs 有没有超限。两项都过，才算真的压住了。Infineon Technologies
【相关 FAQ】
问题 1：MOS 管开关时电压尖峰很高，最直接的原因是什么？
回答 1：是回路寄生电感与电流变化率的乘积，即 V = L・di/dt。MOS 管关断时电流在纳秒级被切断，PCB 走线、封装引脚、母线、变压器漏感里储存的磁能无处释放，就以电压形式叠加在漏源两端。典型走线电感 5–50 nH，20 nH 配 1 A/ns 就多出 20 V；大电流快开关无防护时，实测过冲 200–400 V 很常见。
问题 2：降低 MOS 管开关电压尖峰，应该先改布局还是先加吸收电路？
回答 2：先改布局。把高 di/dt 回路做短做小 —— 输入陶瓷电容紧贴开关管引脚、回路面积压到 1 cm² 以内、主电路走线加宽、母线用叠层铜排 —— 是零成本、最有效的降尖峰手段。吸收电路只是接管剩余能量，而且每个开关周期都要付效率代价；布局没做好就加吸收，等于给烂回路打补丁，效果有限还发热。
问题 3：RC 吸收电路怎么给 MOS 管的电压尖峰配参数？
回答 3：四步：先测无阻尼振铃频率 f_ring，用 L_p = 1/(C_p (2πf)²) 反推回路电感；电容按 C_snub ≈ 2×(C_oss+C_mounting) 起步，也有按 C_s ≥ 4×C_oss 取；电阻按特征阻抗 R ≈ √(L_p/C_p) 取临界阻尼；最后算 P_R = C_snub・V_bus²・f_sw 定电阻功率，至少留 2 倍余量。电容用薄膜或 C0G，电阻用无感型，并且必须紧贴 MOS 管引脚安装。
问题 4：为什么加了吸收电路，MOS 管的电压尖峰还是很高？
回答 4：常见三个原因。一是吸收电路离管子太远，连接走线的电感把吸收路径堵住了，能量还是先经过原来的寄生电感；二是电容选得太小，抓不住关断瞬间的能量，只改变了振铃频率没压住首峰；三是电阻偏小导致欠阻尼，振铃继续存在。另外要确认测量方式：探头接地引线太长会把真实尖峰滤掉，看起来 "变好了" 其实是没测到。
问题 5：反激电源里 MOS 管的电压尖峰为什么特别难压？
回答 5：因为主要来源是变压器漏感，不是走线电感。漏感磁力线没耦合到副边，主管关断时能量无处可去，V_ds_peak = Vin + 反射电压 Vor + 漏感尖峰 Vs，三项相加很容易超过器件耐压。标准解法是原边并 RCD 钳位：二极管导通、电容吸收、电阻耗散，钳位后峰值要留 20%–30% 裕量，RC 时间常数常取开关周期的 10 倍作起点；代价是效率下降。
问题 6：MOS 管开关电压尖峰会不会只是 "波形不好看"，不影响可靠性？
回答 6：会影响。尖峰一旦超过 V_DSS 就进入雪崩，单次雪崩的 E_AS 只是 "能扛一次"，重复雪崩会造成栅氧电荷累积、可靠性缓慢退化；即便没到击穿，长期过冲也会加速栅氧老化。同时振铃会经 Cgd 耦合到栅源，超过 ±20 V 可能打穿栅氧，还会带来传导与辐射 EMI 超标。所以尖峰必须按 "峰值电压 + 栅源电压" 两项一起验。
【参考资料】
[2026-10-11]（Mastering Power System Dynamics: Stray Inductance, Voltage Overshoot, and Snubber Design in High-Frequency Power Converters）Shunlongwei Technical
[2026-08-31]（Snubber circuits and how they protect power semiconductors）Smart Power Simulations
[2026-06-18]（How to Suppress Voltage Spikes in Power Electronics）LCSC Electronics
[2026-04-21]（Resolving MOSFET Drain Voltage Spikes with Snubber Design）Industrial Monitor Direct
[2026-01-30]（为什么你的 MOS 管总被烧？一文读懂反激电源的 "保镖"——RCD 钳位电路）电子工程专辑
[2022-02-10]（使用功率 MOSFET 进行设计：如何避免常见问题和失效模式）Infineon Technologies 应用笔记
[2016-02-10]（MOSFET 缓冲保护电路的改进型设计）《电气应用》
【免责声明】
本文为功率电子通用技术整理，依据器件厂商应用笔记、行业期刊论文及工程技术资料编写，仅作设计参考，不构成对具体电路方案的保证或安全认证。文中数值多为特定测试条件下的实测或典型值，实际尖峰幅度与回路电感、封装、母线结构、开关速度强相关，同一公式在不同板子上可能相差一个数量级，必须以本机实测波形为准。RC/RCD 参数计算仅为起点，最终需结合示波器实测与热测试调整。涉及高压、大电流与储能电容的操作存在触电与爆裂风险，须由具备资质的工程人员在符合安规的条件下进行。器件选型请以最新版数据手册的绝对最大额定值为准。